از قانون مور تا فناوری‌های 2 نانومتری؛ نگاهی به رقابت پیچیده صنعت نیمه‌رسانا برای ساخت تراشه‌های کوچک‌تر، سریع‌تر و کم‌مصرف‌تر
اگر مشخصات فنی پردازنده‌های جدید را دنبال کرده باشید، احتمالاً با عباراتی مانند 7nm، 5nm، 3nm و حتی 2nm مواجه شده‌اید.
شرکت‌های بزرگی مانند TSMC، Samsung و Intel دائماً از نسل‌های جدید فناوری ساخت تراشه صحبت می‌کنند. در تبلیغات این شرکت‌ها نیز معمولاً عدد کوچک‌تر به‌عنوان نشانه‌ای از پیشرفت فناوری معرفی می‌شود.
اما یک سؤال مهم وجود دارد:
آیا کوچک‌تر شدن ترانزیستورها واقعاً همیشه به معنای سریع‌تر، قدرتمندتر و کم‌مصرف‌تر شدن پردازنده است؟
برای پاسخ به این سؤال، باید کمی عمیق‌تر به دنیای نیمه‌رساناها، فیزیک ترانزیستورها و فناوری ساخت مدارهای مجتمع نگاه کنیم.
در مقاله قبلی درباره ترانزیستورها و نقش آن‌ها در ساخت مدارهای دیجیتال صحبت کردیم. دیدیم که پردازنده‌ها از تعداد بسیار زیادی ترانزیستور تشکیل شده‌اند که با همکاری یکدیگر عملیات منطقی و محاسباتی را انجام می‌دهند.
حالا تصور کنید بتوانیم اندازه ترانزیستورها را کاهش دهیم.
در یک سطح مشخص از سیلیکون، فضای بیشتری برای قرار دادن ترانزیستورها خواهیم داشت. این موضوع به طراحان اجازه می‌دهد مدارهای پیچیده‌تری را در مساحت کوچک‌تری پیاده‌سازی کنند.
کوچک‌تر شدن ترانزیستورها، در صورت طراحی و پیاده‌سازی مناسب، می‌تواند چند مزیت مهم داشته باشد:
افزایش تراکم ترانزیستورها (Transistor Density): تعداد بیشتری ترانزیستور در یک مساحت مشخص قرار می‌گیرد.
کاهش مساحت تراشه (Die Area): برای پیاده‌سازی یک مدار مشخص ممکن است به سطح سیلیکونی کمتری نیاز باشد.
بهبود عملکرد (Performance): کاهش برخی ابعاد الکتریکی می‌تواند امکان سوئیچینگ سریع‌تر را فراهم کند.
بهبود بهره‌وری انرژی (Power Efficiency): طراحی مناسب ترانزیستورها و مدارها می‌تواند انرژی موردنیاز برای انجام عملیات را کاهش دهد.
افزایش قابلیت‌های پردازشی: تراکم بیشتر امکان پیاده‌سازی هسته‌ها، حافظه‌های کش و واحدهای پردازشی بیشتری را فراهم می‌کند.
البته این مزایا خودکار و تضمین‌شده نیستند. هر نسل جدید فناوری ساخت باید مجموعه‌ای از چالش‌های فیزیکی، مهندسی و اقتصادی را حل کند.
برای درک بهتر این رقابت، ابتدا باید با مفهومی به نام Technology Node آشنا شویم.
نانومتر واحدی برای اندازه‌گیری طول است.
هر نانومتر برابر با یک میلیاردم متر است:
۱ نانومتر = ۰٫۰۰۰۰۰۰۰۰۱ متر
در نسل‌های قدیمی‌تر فناوری ساخت، نام‌گذاری گره‌های فناوری (Process Node) ارتباط نزدیک‌تری با ابعاد فیزیکی مشخصی از ترانزیستور، مانند طول کانال یا گیت، داشت.
اما با پیشرفت فناوری ساخت، این ارتباط به‌تدریج از بین رفت.
امروزه وقتی از فناوری ساخت 3nm یا 2nm صحبت می‌کنیم، نباید تصور کنیم تمام ترانزیستورهای آن تراشه دقیقاً ۳ یا ۲ نانومتر اندازه دارند.
Process Node در فناوری‌های مدرن بیشتر نام یک نسل از فرایند ساخت نیمه‌رسانا است، نه اندازه مستقیم و واحد یک ویژگی فیزیکی ترانزیستور.
این نام‌گذاری معمولاً مجموعه‌ای از ویژگی‌های فناوری را نشان می‌دهد؛ از جمله تراکم ترانزیستورها، طراحی ساختار ترانزیستور، ابعاد اتصالات، عملکرد، مصرف انرژی و قواعد طراحی.
به همین دلیل، مقایسه مستقیم نام گره‌های فناوری دو شرکت مختلف همیشه مقایسه‌ای دقیق و منصفانه نیست.
برای مثال، نمی‌توان صرفاً با دیدن عبارت 3nm روی دو تراشه نتیجه گرفت که هر دو از نظر چگالی ترانزیستور، عملکرد یا مصرف انرژی یکسان هستند.
پس عدد کوچک‌تر به‌تنهایی معیار کافی برای قضاوت درباره کیفیت یک پردازنده نیست.
در سال ۱۹۶۵، گوردون مور (Gordon Moore)، یکی از بنیان‌گذاران Intel، مشاهده‌ای درباره روند رشد تعداد ترانزیستورهای قابل‌استفاده در مدارهای مجتمع مطرح کرد.
این مشاهده بعدها به نام قانون مور (Moore's Law) شناخته شد.
بر اساس صورت‌بندی مشهور این قانون، تعداد ترانزیستورهای قابل‌قرارگیری روی یک تراشه با هزینه‌ای مشخص، در طول زمان تقریباً هر دو سال دو برابر می‌شد.
البته قانون مور یک قانون بنیادی فیزیک نیست؛ بلکه مشاهده‌ای درباره روند تاریخی صنعت نیمه‌رسانا و یک هدف راهبردی برای توسعه فناوری ساخت بوده است.
چرا این موضوع اهمیت دارد؟
زیرا افزایش تعداد ترانزیستورها به طراحان اجازه می‌دهد قابلیت‌های بیشتری را در یک تراشه ادغام کنند.
برای مثال، یک پردازنده مدرن می‌تواند شامل موارد زیر باشد:
چندین هسته پردازشی (CPU Cores)
حافظه‌های کش در سطوح مختلف
واحدهای پردازش گرافیکی
شتاب‌دهنده‌های هوش مصنوعی
کنترل‌کننده‌های حافظه
مدارهای مدیریت توان و ارتباطات
همه این اجزا به فضای سیلیکونی و تعداد بسیار زیادی ترانزیستور نیاز دارند.
بااین‌حال، ادامه این روند به‌مرور دشوارتر و پرهزینه‌تر شده است. صنعت نیمه‌رسانا دیگر نمی‌تواند صرفاً با کوچک کردن ابعاد هندسی، تمام پیشرفت موردنیاز خود را به دست آورد.
در نگاه اول، کوچک کردن یک ترانزیستور ممکن است ساده به نظر برسد؛ کافی است ابعاد آن را کاهش دهیم.
اما در مقیاس نانومتری، رفتار ترانزیستورها پیچیده‌تر می‌شود.
وقتی ابعاد کانال و سایر اجزای ترانزیستور کاهش پیدا می‌کنند، کنترل الکتریکی کانال دشوارتر می‌شود و اثر پدیده‌های فیزیکی مختلف افزایش می‌یابد.
یکی از مهم‌ترین چالش‌ها، Short Channel Effects است.
در یک MOSFET، گیت وظیفه کنترل کانال بین Source و Drain را بر عهده دارد.
در ترانزیستورهای با کانال بلند، گیت کنترل مناسبی بر ناحیه کانال دارد.
اما وقتی طول کانال بسیار کاهش پیدا می‌کند، میدان الکتریکی Drain می‌تواند تأثیر بیشتری بر ناحیه کانال بگذارد.
در نتیجه، کنترل کانال توسط گیت ضعیف‌تر می‌شود.
این مسئله می‌تواند باعث تغییر ولتاژ آستانه (Threshold Voltage)، افزایش جریان نشتی و دشوارتر شدن خاموش نگه داشتن ترانزیستور شود.
در حالت ایده‌آل، انتظار داریم ترانزیستور خاموش جریان قابل‌توجهی عبور ندهد.
اما در ترانزیستورهای واقعی، حتی در حالت خاموش نیز ممکن است جریان کوچکی وجود داشته باشد.
با کوچک شدن ابعاد و افزایش پیچیدگی ساختار ترانزیستور، کنترل این جریان نشتی اهمیت بیشتری پیدا می‌کند.
افزایش Leakage Current می‌تواند مصرف توان در حالت آماده‌به‌کار را افزایش دهد.
یکی دیگر از چالش‌های مهم در مقیاس‌های بسیار کوچک، پدیده تونل‌زنی کوانتومی است.
در فیزیک کلاسیک، اگر یک ذره انرژی کافی برای عبور از یک سد پتانسیل نداشته باشد، نمی‌تواند از آن عبور کند.
اما در مکانیک کوانتومی، احتمال عبور ذره از سد انرژی وجود دارد؛ حتی اگر از دیدگاه کلاسیک چنین عبوری امکان‌پذیر نباشد.
در ترانزیستورهای بسیار کوچک، اگر لایه عایق گیت بیش از حد نازک شود، احتمال تونل‌زنی الکترون‌ها از آن افزایش می‌یابد.
این پدیده می‌تواند باعث افزایش جریان نشتی گیت شود.
بنابراین کوچک‌سازی ترانزیستورها فقط یک مسئله هندسی نیست؛ بلکه باید رفتار الکترون‌ها در ابعاد بسیار کوچک نیز در نظر گرفته شود.
یکی از راهکارهای صنعت برای مقابله با محدودیت‌های کوچک‌سازی، تغییر معماری خود ترانزیستور بوده است.
در ترانزیستورهای قدیمی‌تر، ساختار رایج Planar MOSFET بود.
در این ساختار، کانال به‌صورت نسبتاً مسطح در سطح سیلیکون قرار می‌گیرد و گیت از بالای کانال آن را کنترل می‌کند.
اما با کوچک شدن طول کانال، کنترل گیت بر کانال دشوارتر شد.
برای حل این مشکل، ساختار FinFET توسعه پیدا کرد.
در FinFET، کانال ترانزیستور به شکل یک ساختار برجسته و شبیه باله (Fin) ساخته می‌شود.
گیت می‌تواند از چند طرف این ساختار را احاطه کند.
در نتیجه، کنترل الکتریکی کانال نسبت به ساختار Planar بهتر می‌شود.
<تصویر مفهومی: مقایسه Planar MOSFET و FinFET>
این ساختار به صنعت اجازه داد کوچک‌سازی را برای چندین نسل دیگر ادامه دهد و در فناوری‌های پیشرفته مورد استفاده قرار گیرد.
اما FinFET نیز محدودیت‌هایی دارد.
با ادامه کاهش ابعاد، نیاز به کنترل الکترواستاتیکی بهتر کانال و بهینه‌سازی بیشتر ساختار ترانزیستور افزایش پیدا می‌کند.
اینجاست که معماری جدیدتری وارد میدان می‌شود.
یکی از فناوری‌های مهم در نسل‌های جدید ساخت نیمه‌رسانا، Gate-All-Around Field-Effect Transistor (GAAFET) است.
همان‌طور که از نام آن مشخص است، در این معماری گیت از تمام اطراف کانال را احاطه می‌کند.
در یکی از پیاده‌سازی‌های مهم این معماری، کانال از ورقه‌های نازک سیلیکونی تشکیل می‌شود که به آن Nanosheet می‌گویند.
این ساختار به گیت اجازه می‌دهد کنترل مؤثرتری بر کانال داشته باشد.
در مقایسه با FinFET، معماری GAAFET می‌تواند کنترل الکترواستاتیکی بهتری ارائه دهد و برای ادامه کوچک‌سازی مناسب‌تر باشد.
مزایای بالقوه آن عبارت‌اند از:
کنترل بهتر کانال
کاهش اثرات کانال کوتاه
امکان بهینه‌سازی جریان عبوری
انعطاف‌پذیری بیشتر در طراحی ترانزیستور
کمک به بهبود توازن بین عملکرد و مصرف انرژی
البته ساخت GAAFET نیز بسیار پیچیده است و به کنترل دقیق مواد، ابعاد و مراحل تولید نیاز دارد.
این فناوری یک راه‌حل جادویی برای حذف تمام محدودیت‌های کوچک‌سازی نیست؛ بلکه راهی برای ادامه پیشرفت در شرایطی است که معماری‌های قبلی به محدودیت‌های خود نزدیک شده‌اند.
برای ساخت ترانزیستورها، ابتدا باید الگوهای بسیار دقیقی روی ویفر سیلیکونی ایجاد شوند.
یکی از فناوری‌های اساسی در این فرایند، لیتوگرافی (Lithography) است.
در لیتوگرافی، الگوی موردنظر با استفاده از نور و یک ماسک یا روش‌های الگودهی مناسب روی لایه حساس به نور منتقل می‌شود.
سپس با انجام مراحل شیمیایی و فرایندهای ساخت، بخش‌هایی از مواد حذف یا تغییر داده می‌شوند تا ساختار موردنظر شکل بگیرد.
یکی از فناوری‌های پیشرفته در این حوزه، Extreme Ultraviolet Lithography (EUV) است.
این فناوری از نور فرابنفش با طول موج حدود ۱۳٫۵ نانومتر استفاده می‌کند.
EUV امکان ساخت برخی الگوهای بسیار ریز و پیچیده را فراهم می‌کند و در تولید تراشه‌های پیشرفته نقش مهمی دارد.
بااین‌حال، لیتوگرافی تنها بخش فرایند ساخت نیست.
ساخت یک تراشه مدرن به صدها تا هزاران مرحله پردازش وابسته است؛ از جمله:
لایه‌نشانی (Deposition)
اچینگ (Etching)
دوپینگ (Doping)
پولیش مکانیکی-شیمیایی (CMP)
لیتوگرافی (Lithography)
اندازه‌گیری و کنترل کیفیت
هرچه فناوری ساخت پیشرفته‌تر می‌شود، کنترل دقیق‌تر این مراحل و هماهنگی میان آن‌ها اهمیت بیشتری پیدا می‌کند.
یکی از مهم‌ترین دلایل حرکت صنعت به سمت ترانزیستورهای کوچک‌تر، بهبود بهره‌وری انرژی است.
برای درک این موضوع باید به توان مصرفی مدارهای دیجیتال توجه کنیم.
توان دینامیکی یک مدار CMOS را می‌توان به‌صورت تقریبی با رابطه زیر بیان کرد:
P₍dynamic₎ ≈ α × C × V² × f
در این رابطه:
α ضریب فعالیت سوئیچینگ مدار است.
C ظرفیت خازنی مؤثر مدار است.
V ولتاژ تغذیه است.
f فرکانس کاری است.
این رابطه نشان می‌دهد توان دینامیکی به ظرفیت خازنی، ولتاژ تغذیه و فرکانس کاری وابسته است.
با کوچک‌سازی فناوری ساخت، ممکن است ظرفیت خازنی و ولتاژ موردنیاز کاهش پیدا کنند و در نتیجه بهره‌وری انرژی بهبود یابد.
اما یک نکته مهم وجود دارد:
کوچک شدن ترانزیستور به‌تنهایی تضمین نمی‌کند که مصرف انرژی کل پردازنده کاهش پیدا کند.
چرا؟
زیرا در پردازنده‌های مدرن، عوامل دیگری نیز نقش مهمی دارند:
افزایش تعداد ترانزیستورها
افزایش فرکانس کاری
جریان‌های نشتی
مصرف انرژی حافظه‌ها
هزینه انتقال داده بین بخش‌های مختلف تراشه
محدودیت‌های حرارتی
به همین دلیل، ممکن است یک پردازنده جدید با فناوری ساخت پیشرفته‌تر، عملکرد بیشتری ارائه دهد اما همچنان به توان قابل‌توجهی نیاز داشته باشد.
در واقع، طراحی یک تراشه مدرن به ایجاد تعادل میان سه عامل اصلی وابسته است:
Power – Performance – Area (PPA)
یعنی توان مصرفی، عملکرد و مساحت تراشه.
یکی از واقعیت‌های مهم صنعت نیمه‌رسانا این است که هر نسل جدید فناوری ساخت، لزوماً از نظر اقتصادی به‌صرفه‌تر نیست.
توسعه فرایندهای پیشرفته به سرمایه‌گذاری عظیمی نیاز دارد.
تجهیزات ساخت، ماشین‌های لیتوگرافی، مواد اولیه، طراحی ماسک‌ها، آزمایش و کنترل کیفیت همگی هزینه‌بر هستند.
علاوه بر آن، طراحی تراشه برای یک فناوری جدید نیز به ابزارها، کتابخانه‌های سلولی، مدل‌های ترانزیستور و فرایندهای اعتبارسنجی اختصاصی نیاز دارد.
از طرف دیگر، مسئله Yield یا بازده تولید نیز اهمیت زیادی دارد.
Yield نشان می‌دهد چه نسبتی از تراشه‌های تولیدشده روی یک ویفر، پس از فرایند ساخت قابل‌استفاده هستند.
اگر تعداد زیادی از تراشه‌ها به دلیل نقص‌های تولیدی قابل‌استفاده نباشند، هزینه تمام‌شده هر تراشه سالم افزایش پیدا می‌کند.
بنابراین، فناوری پیشرفته فقط زمانی موفق است که علاوه بر عملکرد فنی مناسب، از نظر تولید انبوه و اقتصاد ساخت نیز قابل‌قبول باشد.
رقابت بر سر فناوری‌های پیشرفته ساخت همچنان ادامه دارد و نسل 2nm یکی از نقاط مهم این رقابت است.
برای مثال، TSMC در گزارش سالانه ۲۰۲۵ خود اعلام کرده است که فناوری N2 این شرکت در سه‌ماهه چهارم ۲۰۲۵ وارد مرحله تولید انبوه شده است.
این فناوری از ساختار ترانزیستورهای Nanosheet مبتنی بر Gate-All-Around استفاده می‌کند.
TSMC همچنین برای نسل‌های بعدی خود روی فناوری‌هایی مانند N2P و A16 کار می‌کند و تولید انبوه آن‌ها را برای نیمه دوم سال ۲۰۲۶ برنامه‌ریزی کرده است.
این مسیر نشان می‌دهد که پیشرفت صنعت دیگر صرفاً به کوچک کردن ابعاد ترانزیستور محدود نیست؛ بلکه معماری ترانزیستور، طراحی اتصالات، توزیع توان و فناوری بسته‌بندی نیز به بخش مهمی از رقابت تبدیل شده‌اند.
در همین حال، فناوری‌های FinFET همچنان در بسیاری از نسل‌ها و محصولات مورد استفاده قرار می‌گیرند و انتخاب فناوری ساخت به نیازهای هر محصول وابسته است.
به همین دلیل، رقابت میان شرکت‌ها را نباید فقط با مقایسه اعداد 3nm و 2nm ارزیابی کرد.
منابع:
TSMC 2025 Annual Report
Semiconductor Engineering – Nodes
Intel – Explaining Common Chip Terms
با نزدیک شدن به محدودیت‌های کوچک‌سازی سنتی، صنعت نیمه‌رسانا در حال بررسی راهکارهای جدیدتری است.
یکی از مسیرهای مهم، معماری‌های پیشرفته‌تر ترانزیستور مانند CFET است.
در معماری Complementary FET، ترانزیستورهای NMOS و PMOS به‌صورت عمودی روی یکدیگر قرار می‌گیرند.
این ایده می‌تواند در آینده به افزایش تراکم منطقی کمک کند؛ البته پیاده‌سازی صنعتی آن به حل چالش‌های پیچیده ساخت، اتصال و مدیریت حرارتی وابسته است.
مسیر دیگر، استفاده از فناوری‌های بسته‌بندی پیشرفته (Advanced Packaging) و معماری Chiplet است.
در این روش، به‌جای ساخت تمام بخش‌های پردازنده روی یک قطعه سیلیکون یکپارچه، می‌توان چند Die مختلف را در یک بسته‌بندی پیشرفته کنار یکدیگر قرار داد یا روی هم انباشته کرد.
این روش امکان ترکیب فناوری‌های ساخت متفاوت را فراهم می‌کند.
برای مثال، بخش‌های پردازشی حساس به عملکرد می‌توانند با فناوری پیشرفته ساخته شوند، درحالی‌که بخش‌های ورودی و خروجی یا برخی مدارهای دیگر از فناوری‌های اقتصادی‌تر استفاده کنند.
در نتیجه، آینده طراحی تراشه احتمالاً به ترکیبی از کوچک‌سازی ترانزیستور، معماری‌های جدید، مواد پیشرفته، بسته‌بندی سه‌بعدی و بهینه‌سازی در سطح سیستم وابسته خواهد بود.
رقابت نانومترها یکی از جذاب‌ترین و پیچیده‌ترین بخش‌های صنعت فناوری است.
کوچک‌تر شدن ترانزیستورها در طول دهه‌های گذشته نقش مهمی در افزایش قدرت پردازشی، کاهش ابعاد دستگاه‌ها و بهبود بهره‌وری انرژی داشته است.
اما با پیشرفت فناوری، محدودیت‌های فیزیکی، پیچیدگی ساخت، هزینه تولید، نشتی جریان و چالش‌های حرارتی اهمیت بیشتری پیدا کرده‌اند.
امروزه دیگر نمی‌توان کیفیت یک تراشه را صرفاً با عدد نانومتر آن سنجید.
یک طراحی موفق باید میان عملکرد، توان مصرفی، مساحت، هزینه و قابلیت تولید انبوه تعادل برقرار کند.
شاید مهم‌ترین نکته این باشد:
آینده صنعت نیمه‌رسانا فقط در کوچک‌تر کردن ترانزیستورها نیست؛ بلکه در هوشمندانه‌تر طراحی کردن آن‌ها و کل سیستم محاسباتی است.
در نهایت، همان ترانزیستورهایی که روزی فقط به‌عنوان کلیدهای الکترونیکی ساده شناخته می‌شدند، اکنون در قلب پیچیده‌ترین فناوری‌های جهان قرار گرفته‌اند؛ و مسیر تکامل آن‌ها هنوز به پایان نرسیده است.
